第三章习题集（研芝士）

一、重点题

题目	备注

二、重要知识点

2.1 相联存储器

相联存储器（也叫关联存储器）是一种特殊的存储器，它不按地址访问，而是按内容访问—— 即通过存储数据的部分或全部特征（比如特定值、匹配条件）来查找对应的存储单元，能快速找到符合条件的数据。

其核心特点是 “内容寻址”，区别于普通存储器的 “地址寻址”，因此适合需要高速匹配的场景，比如计算机中的快表（TLB，用于虚拟地址转物理地址）、数据库快速查询、网络路由表查找等。

从地址中剥离出Key
以Key 为关键字全局硬件并发比较
存储体存放有效位、标记、数据等信息
符合寄存器存放Cahce 命中行信息
根据符合寄存器的信息取出命中行的数据

2.2 存储器层级

计算机中的存储器，可分为内存储器和外存储器。内存储器，又称为主存储器，可分为随机存储器RAM和只读存储器ROM。外存储器，又称为辅助存储器。目前微机中标配的硬盘、光盘，以及常用的U盘等，都是常见的外存储器。外存储器有:硬盘和软盘，都属于磁盘存储设备。EPROM为ROM的一种。

2.3 存储器堆栈

存储器堆栈是一种按 “后进先出（LIFO）” 原则访问的存储区域，专门用于临时数据的存储和提取。

核心特点：数据存入（入栈）和取出（出栈）都只能从 “栈顶” 进行，最后存入的数据会最先被取出。

关键部件：栈顶指针（SP），用于记录当前栈顶的位置，入栈 / 出栈时会自动调整指针位置（通常向地址减小或增大的方向移动，取决于设计）。

常见用途：子程序调用时保存返回地址、中断处理时保存现场数据、临时变量存储等，简化程序中数据的嵌套管理。

2.4 n 体交叉编址

n 体交叉编址 中，若连续访问的 n 个地址对应 n 个不同存储体，各体可并行读写，带宽为单体的 n 倍（体现并行性优势）。该描述符合原理，故 C 正确。

2.5 整数边界存储

“整数边界存储” 指 数据存储地址需与数据长度对齐（如 4 字节整数地址为 4 的倍数），而非 “地址是整数”（地址本身必然是整数）。

2.6 直接映射

主存块只能映射到唯一 Cache 块。若该块已被占用，只能替换该固定块（无 “选哪个块替换” 的决策），因此无需像组相联 / 全相联那样设计复杂替换算法（如 LRU）。此处 “无需考虑替换问题” 指 “无需选择替换的候选块”，逻辑成立。

2.7 映射方式的基础差异

全相联映射：主存块可放入 Cache 的任意块，替换时在整个 Cache中选块。
组相联映射：主存块先按组号定位到特定组，再在组内的块中选块替换（组间是直接映射，组内全相联）。

各算法的区别表现

算法	全相联映射的替换范围	组相联映射的替换范围
随机（RAND）	随机选择整个 Cache中的块替换	随机选择组内的块替换（范围更小）
FIFO	淘汰整个 Cache 中最先进入的块	淘汰组内最先进入的块（仅组内 “最老”）
LRU	淘汰整个 Cache 中最近最久未用的块	淘汰组内最近最久未用的块（仅组内统计访问时序）
LFU	淘汰整个 Cache 中访问次数最少的块	淘汰组内访问次数最少的块（仅组内统计访问频率）

关键总结

全相联是 全局决策（整个 Cache），组相联是 组内局部决策（范围缩小到分组）。
组相联的替换范围更小，硬件实现更简单（减少比较逻辑），而全相联的 “全局视野” 理论上更优，但成本更高。

三、存储器分类

3.1 双极型半导体存储器

3.2 存储器随机访问方式

3.3 相联存储器

3.4 相联存储器

3.5 2017 408 真题

3.6 存储速度概念

3.7 存储器

3.8 双端口存储器

3.9 相联存储器

3.10 主存特点

3.11 Cache特点

3.12 全相联存储器

3.13 相联存储器

3.14

3.15 双端口存储器

3.16 按存储方式分类

1 – ROM只读存储器

2 – SAM顺序存储器

3 – DAM直接存取存储器

4 – CAM按内容访问存储器

3.17 存储器堆栈

组成原理(五)：指令系统之堆栈操作 – 无虑的小猪 – 博客园

3.18 存储器按作用分类

3.19 相联存储器

1- 存储内容

3.20 概念解释

引导程序

引导程序(英语:bootloader)位于电脑或其他计算机应用上，是指引导操作系统的程序。

考察操作系统基本知识点。任何设备在启动时都需要引导程序加载。WINDOWS系统有时候开机蓝屏就是由于引导程序错误导致

稳定的存储器(Stable Storage)

稳定的存储就是指在写入过程(信息保存到磁盘)之后，驱动器必须能够立即读回刚刚写入的确切信息，而不会出现错误。

考察操作系统基本知识点。硬盘有价数据无价，为了保证数据写入的可靠性与准确性便诞生了稳定的存储器概念。目前常用两种技术实现，一种是在每次写入操作中，强制硬盘写入磁盘上的两个不同位置，提供冗余。另一种技术是创建廉价磁盘的冗余阵列，简称RAID.

分时系统

分时操作系统是指在一台主机上连接多个带有显示器和键盘的终端，同时允许多个用户通过主机的终端，以交互方式使用计算机，共享主机中的资源。

CPU 的内核态

CPU的内核态是在运行操作系统程序或者操作硬件时CPU所处的状态。

高速缓存(Cache)

高速缓存是存在于主存与CPU之间的一级存储器，由静态存储芯片(SRAM)组成，容量比较小但速度比主存高得多，接近于CPU的速度。

3.21 术语含义

3.22 存储器有哪些分类方法?它们是怎样分类的?

3.23 简述存储器的基本结构?举例说明存储器的工作过程?

3.24 CAM 基本组成是什么?有何优缺点?

3.25 相连存储器在Cache地址映射中的作用

四、存储器的性能指标

题目	备注
4.1 计算内存空间地址
4.6 容量计算	难点
4.7 2016年真题寄存器位数计算	真题
4.10 PC
4.11 刷新存储器容量
4.14 寻址
4.15 存储单元概念
4.19 虚存空间

4.1 计算内存空间地址

4.2 计算内存空间地址

4.3 内存最小读写单位是位

4.4 存储容量

4.5 存储空间

4.6 容量计算

4.7 2016年真题寄存器位数计算

4.8 内存最小读写单位

4.9 微型计算机内存储器

4.10 PC

4.11 刷新存储器容量

4.12 主存容量常用单位 – 字节

4.13 字节概念

4.14 寻址

4.15 存储单元概念

4.16 存储周期

4.17 四体低位交叉存储器

4.18 存储周期

4.19 虚存空间

虚存空间（虚拟地址空间）的最大容量确实由地址结构决定，核心原因如下：

虚拟内存的本质是通过 “虚拟地址” 间接访问物理内存或外存，而 CPU 能识别的虚拟地址范围由其地址结构（主要是地址总线位数或指令中地址字段的位数）直接限制。

例如：若 CPU 的地址总线为 32 位，其能表示的虚拟地址范围是 0~2³²-1（约 4GB）。即使外存（如硬盘）容量远大于 4GB，CPU 也无法访问超过 4GB 的虚拟地址 —— 因为地址结构本身限制了可寻址的最大范围。

因此，虚拟地址空间的最大容量仅由地址结构（地址位数）决定，与实际物理内存或外存的大小无关（实际可用虚存受限于两者总和，但理论最大值由地址结构固定）。

4.20 RAM

存储周期

4.21 数据传输率

4.22 1KB

4.23 地址和字长的理解

4.24 存储空间计算

4.25 存储空间计算

4.26 最大带宽的计算

4.27 存储密度、数据传输率

4.28 半导体存储器性能参数

五、三级存储结构

六、SRAM存储器

七、DRAM存储器

八、只读存储器

九、多模拟存储器

十、主存和CPU之间的连接

十一、磁盘存储器

十二、固态硬盘

十三、程序访问的局部性原理

十四、Cache的基本原理

错题

题号	备注
14.1	Cache组相连映射计算
14.5	Cache存储器的概念
14.8	存储系统概念 – C选项
14.9	重点计算题 – Cache缺失率（408）
14.12	Cache概念 – 408
14.13	Cache概念
14.16	Cache 命中率的计算
14.17	Cache概念
14.26	Cache字段划分
14.28	全相联映射技术
14.27	Cache划分

14.1 Cache组相连映射

14.2 CPU平均访问时间t的计算

14.3 计算Cache命中率

14.4 计算 Cache 命中率

14.5 Cache存储器的概念

要判断 Cache 的特性，逐一分析选项：

选项 A：Cache 是独立的高速存储部件（与主存并行），并非主存内的区域，故错误。
选项 B：Cache 速度 远快于主存（接近 CPU 速度），介于CPU 和主存之间，而非主存和磁盘（磁盘速度远慢于主存），故错误。
选项 C：Cache 基于局部性原理，存放 “近期常用” 的指令 / 数据，并非主存的完整备份（备份是全量复制，Cache 是局部缓存），故错误。
选项 D：程序执行时，正在处理的部分指令和数据（局部性体现） 会被缓存到 Cache，符合 Cache 的工作逻辑，故正确。

14.6 Cache存储器的概念

分析选项 A：
Cache 是 介于 CPU 和主存之间 的高速缓存，用于加速 CPU 访问主存；主存和辅存（如磁盘）之间的缓冲是 虚拟内存机制（而非 Cache）。故 A 错误。
分析选项 B：
- Cache 以 块（Block） 为单位交换数据（非 “字节”）；
- 替换策略（如 LRU）替换的是 最近最少使用的块（非 “最近访问过的字节”）。故 B 错误。
分析选项 C：
Cache 需通过高命中率（一般 ≥90%）降低 CPU 访问主存的延迟，否则无法体现性能优势。该描述符合原理，故 C 正确。
分析选项 D：
Cache 与主存的一致性通过 写通、写回 等策略维护，并非 “时刻一致”（如写回策略中，Cache 修改后延迟同步主存）。故 D 错误。

14.7 Cache概念

14.8 存储系统概念

分析选项 A：
- DRAM（动态 RAM）集成度高（电容结构简单），但 读写速度比 SRAM 慢（SRAM 是触发器结构，速度快）。故 A 错误。
分析选项 B：
- Cache 的作用是 提高访问速度（利用局部性原理加速 CPU 访存），而非 “提高存储容量”（存储容量由主存、辅存决定）。故 B 错误。
分析选项 C：
- n 体交叉编址 中，若连续访问的 n 个地址对应 n 个不同存储体，各体可并行读写，带宽为单体的 n 倍（体现并行性优势）。该描述符合原理，故 C 正确。
分析选项 D：
- “整数边界存储” 指 数据存储地址需与数据长度对齐（如 4 字节整数地址为 4 的倍数），而非 “地址是整数”（地址本身必然是整数）。故 D 错误。

14.9 重点 – 计算题 – Cache缺失率（408）

2016年Cache部分选择题解析:

首先a[k]= a[k] + 32这句指令的执行逻辑是，去内存中取操作数a[k]（32应该是个立即数），然后在ACC中做加法运算,最后将和写入a[k]。这期间，总共访问了两次内存，一次读入，一次写入。

观察此题，发现程序执行前，Cache为空,那么第一次访存, 去取a[k]这个操作数的时候一定是Cache不命中。然后去内存中a[k]的位置选择16B大小的物理块将其放入Cache块中。因为int型占4B,并且数组在内存中是连续存放的，所以将物理块调入Cache块中时，调入的是4个连续的int型变量a[k],a[k+1],a[k+2],a[k+3]。所以现在Cache块中的内容是a[k],a[k+1],a[k+2],a[k+3]。

回到本题就是a[0],a[1],a[2],a[3],这时候已经取得a[0]这个操作数了，将a[0]+32后，再次将它写入a[0]，这时候还要访存。先访问Cache,发现这时候a[0]命中了，然后写入a[0]。之后要访问a[1],先访问Cache,发现a[1],命中了,写回a[1]的时候，访问Cache, 命中。a[3]和a[4]也是如此。

总结规律发现: 每次调入Cache块实质上是调入了4个数组，总共访问了8次，只有一次没命中，推广到1000个数组就是调入250次Cache,总共访问2000次，有250次没有命中，所以缺失率是12.5%。答案选C

14.10 存储器概念

14.11 Cache命中率计算（408 2009）

14.12 Cache概念（408）

14.13 Cache概念

分析选项 A：
Cache 的地址映射、数据替换、读写控制等功能 完全由硬件自动实现（对软件透明），符合原理，暂存。
分析选项 B：
访问存储器的请求 不仅由 CPU 发出，还可由 DMA 控制器（如磁盘读写）发起，故 B 错误。
分析选项 C：
Cache 是 主存的高速缓存，物理上独立，逻辑上通过 “主存地址映射” 工作，不与主存统一编址（统一编址是主存与 I/O 的机制），故 C 错误。
分析选项 D：
多体交叉存储的核心是 提高访存带宽（并行访问），而非 “扩充容量”（容量由存储体总数决定，与交叉无关），故 D 错误。

14.14|15Cache概念

14.16 Cache 命中率的计算

14.17 Cache概念

分析选项 A：
Cache 与主存容量差距过大，会因局部性难以覆盖，导致命中率下降，并非 “差距越大越好”。故 A 错误。
分析选项 B：
直接映射中，主存块只能映射到唯一 Cache 块。若该块已被占用，只能替换该固定块（无 “选哪个块替换” 的决策），因此无需像组相联 / 全相联那样设计复杂替换算法（如 LRU）。此处 “无需考虑替换问题” 指 “无需选择替换的候选块”，逻辑成立。故 B 正确。
分析选项 C：
直接映射的替换是固定位置，无需 “最近最少使用（LRU）” 等算法（LRU 用于多候选块的场景，如组相联）。故 C 错误。
分析选项 D：
最优替换算法（替换未来最久不用的块）可提升命中率，但Cache 容量有限，新块必然导致缺失，命中率无法达 100%。故 D 错误。