第三章 02主存储器（王道）

一、主存储器的基本组成

1.1 基本的半导体元件及原理

MOS管（可以理解为电控开关）

• 电控开关特性：MOS管是典型半导体元件，当 控制端电压≥5V 时导通（导体），否则绝缘（虚线表示）。”半导体”名称源于其导电性随电压条件变化的特性。
• 工作阈值：控制端需达到 5V 阈值电压才能导通，否则保持绝缘状态。

电容

• 二进制表示：充电状态表示二进制1，未充电表示0。通过检测电荷存在与否实现数据读取。

• 电荷存储原理：由两块金属板和绝缘体构成，接地端电压0V。当上极板电压>0V（如5V）时产生电压差，电荷移动形成充电过程。

存储体 = 多个存储单元

存储字长取决于存储体的结构：8bit\16bit\32bit

存储体由存储单元组成，存储单元由存储元件（存储元）组成

1.2 存储器芯片的基本原理

存储单元

• 层级结构：存储体→存储单元→存储元（MOS管+电容）。8个存储元构成8比特存储字，16个则构成16比特存储字。
• 并行读写：同属一个存储字的存储元MOS管共接同一条线，实现整字同时读写。注意存储字长可变（如8/16比特），而字节固定为8比特。

译码器

• 地址转换：n位地址对应 2ⁿ 个存储单元。例如3位地址（000）使译码器激活第0条字选线，选中对应存储字。
• 数据通路：字选线（红色）接通后，数据通过绿色数据线传至MDR，数据总线宽度与存储字长相同。
• 存储容量=存储单元数×存储字长（如2³×8bit）。

控制电路

• 信号稳定控制：确保MAR地址稳定后才启动译码，MDR数据稳定后
• 才输出至总线。
• 时序管理：协调MAR、MDR与译码器的工作时序，防止信号冲突。

片选线、读写控制线

• 片选信号：（Chip Select）或（Chip Enable）低电平有效，相当于芯片总开关。
• 读写控制：
  • 双线制：WE低电平写，OE低电平读
  • 单线制：低电平写，高电平读

1.3 存储芯片的结构

存储芯片的金属引脚

控制线方案影响芯片引脚数量，需根据题目说明判断具体配置。

• 存储芯片引脚数量的计算：

译码驱动电路

• 组成结构：由译码器和驱动器两部分组成，其中译码器负责输出特定线的高电平信号，驱动器用于信号放大
• 驱动器作用：当译码器输出的高电平信号需要控制多个存储源时，驱动器能确保信号稳定可靠，避免因负载过大导致信号衰减
• 工作流程：译码器识别地址→输出对应线的高电平→驱动器放大信号→控制指定存储源的开关状态

控制电路

• 功能模块：包含读写电路（红绿数据线）和控制电路，共同协调数据读写操作
• 外部接口：
  • 地址总线：接收CPU传来的地址信息
  • 数据线：传输实际数据
  • 片选线：确定芯片是否可用（单条或多条）
  • 读写控制线：指示当前操作类型（读/写）

1.4 存储器芯片的计算

1.5 例题1：根据存储芯片描述判断地址线与数据线数量

1.6 寻址

存储单元编址方式

地址转换方法

关键计算关系

1.7 知识回顾

1. 基本元件

• MOS管功能: 作为电路开关使用，控制电流通断
• 电容功能: 存储电荷（即存储二进制0/1），充电过程对应写数据，放电过程对应读数据

2. 存储单元构成

• 存储元组成: 由MOS管和电容组合构成基本存储单元
• 层级结构: 多个存储元→存储单元→存储矩阵（存储体）
• 外围电路: 需要配合译码驱动电路、读写电路等共同工作

3. 存储芯片结构

• 核心组成部分:
  • 地址线：传输地址信号
  • 数据线：传输数据信息
  • 片选线：选择特定芯片
  • 读写控制线：控制读写操作（可能分为两根或合并为一根）
• 引脚计算要点: 判断地址线和数据线数量，注意读写控制线的配置方式

4. 译码器工作原理

• 功能实现: 将地址信号转换为字选通线的高低电平
• 应用场景: 在存储芯片中实现地址到存储单元的映射

5. 寻址方式

• 编址基础: 现代计算机通常按字节编址，每个字节对应一个地址
• 寻址类型:
  • 按字节寻址
  • 按字寻址
  • 按半字寻址
  • 按双字寻址
• 兼容性: 字节编址可方便支持其他寻址方式

二、SRAM和DRAM

2.1 知识总览

2.2 DRAM芯片

2.3 栅极电容 vs.双稳态触发器

2.4 DRAM的刷新

• 刷新周期: 一般为2ms
• 刷新单位: 以行为单位，每次刷新一行存储单元
• 操作特点: 由存储器独立完成，无需CPU介入控制

2.5 DRAM的地址线复用技术

• 传输过程:
  • 第一次传输：行地址送至行地址缓冲器
  • 第二次传输：列地址送至列地址缓冲器
  • 最终处理：控制电路将行列地址分别送至对应译码器
• 技术优势: 减少地址线数量，降低芯片引脚数目，简化电路设计

2.6 DRAM vs SRAM

• 现代发展: 传统DRAM已过时，现代主存采用SDRAM技术
• 市场产品: DDR3、DDR4等内存均属于SDRAM类型

三、只读存储器ROM

• 易失性区别：RAM芯片具有易失性，断电后数据消失；ROM芯片具有非易失性，断电后数据不会丢失
• 常见类型：MROM、PROM、EPROM、闪存、SSD等ROM类型

3.1 了解各种ROM

MROM

• 全称：Mask Read-Only Memory
• 写入方式：由半导体制造厂按用户需求在生产过程中直接写入
• 特性：
  • 可靠性：高（厂家写入后不可更改）
  • 灵活性：差（无法修改）
  • 生产周期：长
  • 适用场景：只适合批量定制

PROM

• 全称：Programmable Read-Only Memory
• 写入方式：用户可用专门的PROM写入器一次性写入
• 特性：
  • 灵活性提升：相比MROM可由用户个性化定制
  • 限制：写入后不可更改

EPROM

• 全称：Erasable Programmable Read-Only Memory
• 核心改进：允许擦除后重写
• 分类：
  • UVEPROM：
    • 擦除方式：紫外线照射8∼208\sim208∼20分钟
    • 限制：只能全片擦除
  • EEPROM：
    • 擦除方式：电擦除（第一个E是Electrically）
    • 优势：可擦除特定字

闪存与SSD

• 闪存(Flash Memory)：
  • 发展基础：在EEPROM基础上发展而来
  • 特性：
    • 断电保存信息
    • 支持多次快速擦除重写
    • 速度差异：写速度比读速度慢（需先擦除）
  • 应用：U盘、SD卡
• SSD(固态硬盘)：
  • 组成：闪存芯片+控制单元
  • 优势：
    • 速度快
    • 功耗低
  • 成本：比机械硬盘高
• 手机存储：
  • 介质：集成度更高的flash芯片
  • 特点：
    • 体积更小
    • 功耗更低
    • 价格更贵

3.2 计算机内重要的ROM

BIOS芯片：

• 位置：主板上的ROM芯片
• 功能：存储自举装入程序，负责引导装入操作系统
• 重要性：计算机开机时提供初始指令

主存组成：

• 物理组成：RAM（内存条）+ROM（BIOS芯片）
• 编址方式：统一编址（ROM占用低地址段）

• 特性对比：
  • RAM：易失性，断电数据丢失
  • ROM：非易失性，断电数据保留
• 存取特性：
  • 虽然名为”Read-Only”，但多数ROM支持写入
  • 都具有随机存取特性（访问速度与地址无关）

3.3 小结

• 技术演进趋势：
  • 从完全只读（MROM）到可编程（PROM）
  • 再到可擦写（EPROM）
  • 最终发展为高性能闪存
• 关键记忆点：
  • 各种ROM的英文缩写及全称
  • 闪存写入需先擦除的特性
  • BIOS芯片的逻辑归属（主存的一部分）

四、双口RAM&多模块存储器

4.1 存储周期

• 定义：可以连续读写所需要的最短时间间隔，记作T。
• 组成：T=存取时间r+恢复时间（DRAM芯片由于采用电容存储，读操作是破坏性读出，恢复时间较长，可能达到存取时间的几倍，如T=4r）
• 对比：SRAM的恢复时间比DRAM短很多。

4.2 双端口RAM

概念

• 用途：优化多核CPU访问单根内存条的速度，需两组独立的总线（数据/地址/控制总线）。
• 设计复杂度：主板线路和内存读写控制电路更复杂。
• 考试注意：408大纲已删除，自命题院校可能考察概念型选择题。

CPU对双端口RAM的访问

• 允许操作：
  • 不同单元并行访问：两个CPU可同时读写不同地址单元。
  • 同单元并发读：因读操作不改变数据，允许同时读同一单元。
• 禁止操作：
  • 同单元并发写：会导致数据覆盖（如CPU1写a，CPU2同时写b）。
  • 一读一写同一单元：读操作可能获取错误数据（如读a时正在写b）。
• 冲突处理：触发”BUSY”信号，暂时关闭某一端口（类似操作系统读者写者问题）。

4.3 多模块存储器

单体多字

• 特点：每次并行读出m个连续字，总线宽度扩展为m字。
• 限制：必须连续存放指令/数据，无法单独取某个字。

高位交叉编制

• 地址分配：高位比特表示体号（如用最高2位区分4个存储体）。
• 实际效果：相当于单纯扩容，性能提升有限（连续访问同存储体需等待恢复时间）。

低位交叉编制

• 地址分配：低位比特表示体号（如用最低2位区分存储体）。
• 性能优势：连续访问时实现流水线式存取（例：T=4r时，读5个字耗时2T而非高位交叉的5T）。

n 体交叉编址是 多体存储器的并行组织方式，核心逻辑：

1. 结构：把主存拆成 n 个独立存储体（每个体有自己的读写电路）。
2. 编址：地址 “交叉分配” 给各体（如体 0 存地址 0、n、2n…，体 1 存 1、n+1…）。
3. 优势：当连续访问的地址对应不同存储体时，n 个体可 并行 / 流水线读写，让主存带宽接近 “单体的 n 倍”，加速数据访问（比如 4 体交叉，理想下带宽提升 4 倍）。

简单说：把主存变成 n 个 “并行小内存”，地址轮流分配，让它们同时干活，提升速度。

4.4 应该取几个“体”？

• 模块数量公式：当存储模块数 m≥T/r 时流水线不间断（最优m=T/r）。
• 微观/宏观视角：
  • 微观：m个模块串行访问
  • 宏观：每个存取周期并行访问所有模块
• 计算示例：连续读n字总耗时T+(n−1)r，均摊每字时间趋近rrr。

4.5 确定地址存储体

• 方法1：根据地址末尾体号直接判断（二进制）。
• 方法2：十进制地址x对m取余（如x=5，m=4，则5%4=1→存储体1）。

4.6 知识回顾

• 双端口RAM：解决多核CPU访问冲突，实际应用如双通道内存。
• 多模块存储器：
  • 单体多字：灵活性差但速度提升明显。
  • 多体并行：低位交叉编址实现流水线，性能提升显著（考点高频）。
• 关键参数：存取周期T与存取时间r的关系决定模块数量设计。

五、存储器系统优化技术

5.1 双端口RAM的作用与操作情况

• 核心功能：通过双数据线/地址线/控制线设计，允许CPU1和CPU2同时访问内存，优化多核CPU访问速度
• 并发操作场景：
  • 无冲突访问：两个端口访问不同地址单元（最优情况）
  • 读读并发：同时读取同一地址单元（数据一致）
  • 写写冲突：同时写入同一地址单元（需仲裁机制）
  • 读写冲突：一个写入时另一个读取（可能产生脏读）

5.2 多体并行存储器与双通道内存

• 物理实现：实际对应”四根内存条”的硬件结构（M₀-M₃​）
• 编址方案对比：
  • 高位交叉：扩展容量优先（体号=高位地址）
  • 低位交叉：提升速度优先（体号=低位地址，实现流水访问）
• 生活应用：双通道内存即低位交叉的二体存储器，通过交替访问使吞吐量接近翻倍

5.3 内存条插槽选择与低位交叉编址

• 安装规范：
  • 必须插入同色插槽（如两个黄色卡槽）
  • 典型主板布局：四插槽采用0/2或1/3编号配对
• 错误示范：
  • 不同颜色插槽→高位交叉编址（仅扩容不加速）
  • 单条16GB内存→无法形成双通道
• 最佳实践：两根8GB内存组成双通道优于单根16GB

5.4 相同主频与容量内存条的重要性

• 主频一致性：
  • 不同主频内存会降频运行（以低主频为准）
  • 三二零零兆赫兹主频对应固定读写周期t
• 容量匹配：
  • 容量不等会导致”混合通道”现象
  • 低地址区（双通道）与高地址区（单通道）性能不均
• 性能公式：连续读取n字耗时T+(n−1)r（r为存储体读写时间）